Chips de memoria de SGRAM-GDDR5 EMMC 32 4G mordidos 128MX32 SMD SMT

Descripción de producto

Memoria original de la COPITA GDDR5 4G 128MX32 FBGA de EDW4032BABG-70-F-R

Características

• VDD = VDDQ = 1.6V/1.55V/1.5V el ±3% y 1.35V el ±3%

• Tarifa de datos: 6,0 Gb/s, 7,0 Gb/s, 8,0 Gb/s

• 16 bancos internos • Cuatro grupos bancarios para el tCCDL = tCK 3

• arquitectura del prefetch 8n-bit: pedazo 256 por la lectura del arsenal o escribir el acceso para x32; pedazo 128 para x16 • Longitud de la explosión (BL): 8 solamente

• Estado latente programable de CAS: 7-25

• Programable ESCRIBA el estado latente: 4-7

• El CRC programable LEYÓ estado latente: 2-3

• El CRC programable ESCRIBE estado latente: 8-14

• Modelo programable del control del EDC para los CDR

• Precarga: Opción auto para cada acceso estallado

• El auto restaura y el uno mismo restaura modos

• Restaure los ciclos: 16.384 cycles/32ms

• Interfaz: Pseudo salidas compatibles abiertas del dren (POD-15): 40Ω el tirón-abajo, 60Ω levanta

• terminación del En-dado (ODT): 60Ω o 120Ω (NOM)

• ODT y calibración automática de la fuerza del conductor de la salida con el perno externo del resistor ZQ: 120Ω

• Compensaciones programables de la fuerza de la terminación y del conductor

• VREF externo o interno a elección para las entradas de datos; compensaciones programables para VREF interno

• VREF externo separado para las entradas de la dirección/de comando

• TC = 0°C a +95°C

• configuración del modo x32/x16 fijada en el ciclo inicial con el perno del EDC

• Interfaz de terminación única para los datos, la dirección, y el comando

• Los datos cuartos valoran las entradas de reloj diferenciado CK_t, CK_c para la dirección y los comandos

• Dos entradas de reloj diferenciado de tarifa de datos de la mitad, WCK_t y WCK_c, cada uno asociada a dos bytes de datos (DQ, DBI_n, EDC)

• Datos de RDA (WCK) y dirección (CK)

• Comando del SDR (CK)

• Escriba la función de la máscara de los datos vía el autobús de dirección (la sola máscara doble del byte)

• Inversión del ómnibus de datos (DBI) e inversión del autobús de dirección (ABI)

• Modo con./desc. de la entrada-salida PLL

• Corrector del ciclo de trabajo (DCC) para el reloj de los datos (WCK)

• Cierre de Digitaces RAS