Datos del producto:
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Lugar de origen: | Original |
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Nombre de la marca: | original |
Certificación: | ISO9001:2015standard |
Número de modelo: | MT61K256M32JE-14-A |
Pago y Envío Términos:
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Cantidad de orden mínima: | 10pcs |
Precio: | 12.74-14.28 USD/PCS |
Detalles de empaquetado: | Estándar |
Tiempo de entrega: | 1-3 días laborables |
Condiciones de pago: | T/T, Western Union, Paypal |
Capacidad de la fuente: | 10000pcs/months |
Información detallada |
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Empaquetado: | bandeja | Montaje de estilo: | SMD/SMT |
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Paquete/caso: | FBGA-180 | Voltaje de fuente: | 1,3095 V-1.3905 V |
organización: | 256 M x 32 | FPQ: | 1260 |
Alta luz: | Memoria Flash del emmc de MT61K256M32JE-14-A 8gb,memoria Flash 256MX32 del emmc 8gb,regulador IC GDDR6 8G de la copita |
Descripción de producto
MT61K256M32JE-14: Un almacenamiento de datos original de la memoria de la COPITA GDDR6 8G 256MX32 FBGA
Características
• VDD = VDDQ = 1.35V el ±3%, 1.25V el ±3%, y 1.20V – 2%/+3%
• VPP = 1.8V – 3%/+6%
• Tarifa de datos: 12 Gb/s, 14 Gb/s, 16 Gb/s
• 2 canales independientes separados (x16)
• x16/x8 y 2 canales/pseudo configuraciones del modo del canal (PC) fijadas en el reset
• Solos interfaces terminados por el canal para la dirección de comando (CA) y los datos
• Entrada de reloj diferenciado CK_t/CK_c para CA por 2 canales
• Un reloj diferenciado entró WCK_t/WCK_c por el canal para los datos (DQ, DBI_n, el EDC)
• Comando de la tarifa de datos (RDA)/dirección dobles (CK)
• Tarifa de datos del patio (QDR) y datos dobles de la tarifa de datos (RDA) (WCK), dependiendo de la frecuencia de funcionamiento
• arquitectura del prefetch 16n con 256 pedazos por la lectura del arsenal o escribir el acceso
• 16 bancos internos
• 4 grupos bancarios para el tCCDL = 3tCK y 4tCK
• Estado latente LEÍDO programable
• Programable ESCRIBA el estado latente
• Escriba la función de la máscara de los datos vía el autobús de CA con granulosidad sola y doble de la máscara del byte
• Inversión del ómnibus de datos (DBI) e inversión del autobús de CA (CABI)
• Entrada-salida PLL
• Entrenamiento del autobús de CA: Supervisión de la entrada de CA vía señales de DQ/DBI_n/EDC
• Entrenamiento del reloj de WCK2CK con la información de la fase vía señales del EDC
• Los datos leen y escriben el entrenamiento vía primero en entrar, primero en salir leído (profundidad = 6)
• Integridad de lectura/grabación de la transmisión de datos asegurada por el control por redundancia cíclica
• El CRC programable LEYÓ estado latente
• El CRC programable ESCRIBE estado latente
• Modelo programable del control del EDC para los CDR
• Modo de RDQS en los pernos del EDC
COPITA | |
RoHS: | Detalles |
SGRAM - GDDR6 | |
SMD/SMT | |
FBGA-180 | |
pedazo 32 | |
256 M x 32 | |
8 Gbit | |
1,75 gigahertz | |
1,3905 V | |
1,3095 V | |
0 C | |
+ 95 C | |
MT61K | |
Bandeja | |
Marca: | Original en existencia |
Humedad sensible: | Sí |
Tipo de producto: | COPITA |
Cantidad del paquete de la fábrica: | 1260 |
Subcategoría: | Almacenamiento de la memoria y de datos |
Peso de unidad: | 0,194430 onzas |
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