Arsenal de puerta programable de la lógica de A3P250-PQG208I del campo programable de los ICs FPGA sin plomo

Descripción de producto

Arsenal de puerta programable de la lógica de A3P250-PQG208I del campo programable de los ICs FPGA A3P250-PQG208I SIN PLOMO

Características y ventajas

Alta capacidad

• 15 K a 1 M System Gates

• Hasta 144 Kbits de Dual-puerto verdadero SRAM

• Hasta 300 tecnología de destello reprogramable del usuario I/Os

• 130 nanómetro, metal 7-Layer (cobre 6), Flash-basaron proceso del Cmos

• Instante en ayuda del nivel 0

• Solución monopastilla

• Conserva diseño programado cuando está accionado de alto rendimiento

• Funcionamiento de sistema de 350 megaciclos

• 3,3 En-sistema 64-bit del † del PCI de V, de 66 megaciclos que programa (ISP) y seguridad

• ISP usando el desciframiento del estándar de la encriptación avanzada del En-microprocesador 128-Bit (AES) (excepto los dispositivos ARM®-permitidos ProASIC®3) vía JTAG † obediente (de IEEE 1532) • FlashLock® para asegurar energía baja del contenido de FPGA

• Voltaje de la base para la energía baja

• Ayuda para 1,5 sistemas de V-Only

• El flash de baja impedancia cambia jerarquía de encaminamiento de alto rendimiento

• Dividido en segmentos, hierarchical routing y estructura del reloj

Entrada-salida avanzada

• 700 Mbps RDA, I/Os LVDS-capaz (A3P250 y antedichos)

• 1,5 operación de V, del Mezclado-voltaje de 1,8 V, de 2,5 V, y de 3,3 V

• Ayuda del voltaje de fuente de alimentación de la amplia gama por JESD8-B, permitiendo que I/Os actúe a partir de 2,7 V a 3,6 V

• Voltajes-para arriba Banco-a elección de la entrada-salida a 4 bancos por microprocesador

• Estándares de terminación única de la entrada-salida: LVTTL, LVCMOS 3,3 V/2,5 V/1,8 V/1,5 V, 3,3 † y LVCMOS 2,5 de V PCI/3,3 V PCI-X entrada de V/5,0 V

• Estándares diferenciados de la entrada-salida: LVPECL, LVDS, B-LVDS, y M-LVDS (A3P250 y antedicho) • La entrada-salida se registra en la entrada, salida, y permite las trayectorias • Que ahorra ‡ Caliente-intercambiable y frío de I/Os

• † De la tarifa de ciénaga de la salida y fuerza programables de la impulsión

• Débil levante /-Down

• Prueba de la exploración del límite de IEEE 1149,1 (JTAG)

• Paquetes Pin-compatibles a través del circuito de condicionamiento del reloj de la familia ProASIC3 (CCC) y del † de PLL

• Seis bloques del CCC, uno con un PLL integrado

• El defasaje configurable, se multiplica/divisoria, las capacidades del retraso y reacción externa

• † Integrado entrado ancho de la memoria de la gama de frecuencia (1,5 megaciclos a 350 megaciclos)

• 1 Kbit de la memoria permanente del usuario de FlashROM

• SRAMs y FIFOs con el Variable-Aspecto-ratio 4,608-Bit † de las organizaciones (×1, ×2, ×4, ×9, y ×18) de RAM Blocks

• Ayuda verdadera del procesador del BRAZO de SRAM del Dual-puerto (excepto ×18) en ProASIC3 FPGAs

• El procesador suave de M1 ProASIC3 Devices-ARM®Cortex®-M1 disponible con o sin elimina errores